台湾专利TW201324719A 控制半導體晶片封裝交互作用的銲墊組構

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本發明大體有關於在半導體晶片封裝操作(例如，覆晶或3D-晶片組裝及其類似者)期間比較不容易出現白凸塊的精密半導體晶片。揭示於本文的一示範半導體晶片包含至少一積體電路裝置以及電氣連接至該至少一積體電路裝置的銲墊。此外，該銲墊從上面俯視時有對應至第一區部分與鄰近該第一區部分的第二區部分的不規則整體組構，該第一區部分由從上面俯視時的第一實質規則幾何形狀定義。另外，從上面俯視時，與該第一區部分的任何部分相比，該第二區部分與該半導體晶片的中心線有較大的距離，以及該銲墊電氣連接至該至少一積體電路裝置。
公开号:TW201324719A
申请号:TW101128576
申请日:2012-08-08
公开日:2013-06-16
发明作者:Vivian W Ryan
申请人:Globalfoundries Us Inc；
IPC主号:H01L24-00

专利说明:
控制半導體晶片封裝交互作用的銲墊組構
本揭示內容大體有關於精密的半導體元件，且更特別的是，有關於在晶片/載體結合製程期間用於控制半導體晶片與承載基板的相互作用的銲墊組構。
現代積體電路的製造常常需要在構成微型電子裝置的各種半導體晶片之間提供電氣連接。取決於晶片的類型及整體裝置設計要求，可用各種方式實現這些電氣連接，例如，藉由打線接合、卷帶式自動接合法(TAB)、覆晶接合法及其類似者。近年來，利用覆晶技術，其中半導體晶片用由所謂焊料凸塊形成的焊球來附著至承載基板或其他晶片，已變成半導體加工工業的重要方面。在覆晶技術中，焊球系形成於待連接晶片中的至少一的接觸層上，例如，在形成於包含多個積體電路的半導體晶片的最後金屬化層上方的電介質鈍化層上。同樣，形成有適當大小及定位的銲墊於另一晶片(例如，承載封裝件)上，各個銲墊對應至形成於半導體晶片上的焊球。然後，這兩種單元(亦即，半導體晶片與承載基板)的電氣連接系藉由“翻轉”半導體晶片以及使焊球與銲墊實體接觸，以及進行“回焊”製程使得每個焊球粘著至對應銲墊。通常有數百個焊料凸塊可分佈於整個晶片區域，藉此提供，例如，現代半導體晶片所要求的輸入及輸出性能，而現代半導體晶片經常包括複雜的電路，例如微處理器、儲存電路、三維(3D)晶片及其類似者，及/或形成完整複雜電路系統的多個積體電路。在許多加工應用系統中，半導體晶片在高溫的所謂可控坍塌晶片連接(C4)焊料凸塊回焊製程期間粘著至承載基板。通常，基板材料為有機層壓板，其係約有半導體晶片4至5倍以上的熱膨脹係數(CTE)，在許多情形下，其系主要由矽及矽基材料構成。因此，由於晶片與基板(亦即，矽與有機層壓板)的熱膨脹係數失配，在暴露於回焊溫度時，基板的成長會比晶片還多，結果，在封裝件冷卻及焊料凸塊凝固時，會有應力施加於晶片/基板封裝件。此時描述第1a圖至第1c圖，其係示意圖示於此製程期間在晶片封裝件上發生的至少一些可能效應。
第1a圖示意圖示晶片封裝件100，其包含承載基板101與半導體晶片102。半導體晶片102通常包含形成於晶片102的金屬化系統104(參考第1c圖)上方的多個焊料凸塊103。在晶片封裝組裝製程期間，將半導體晶片102顛倒或“翻轉”以及使之與承載基板101接觸，然後以超過焊料凸塊材料的熔化溫度的回焊溫度使第1a圖的晶片封裝件100暴露於焊料凸塊回焊製程120。取決於用來形成焊料凸塊103的特定焊料合金，回焊溫度高達200至265℃。在回焊製程120期間，當焊料凸塊103的材料處於液相時，承載基板101與半導體晶片102能夠各自基於各個元件的熱膨脹係數以實質不受限制的方式熱“成長”。同樣地，承載基板101與半導體晶片102保持實質平坦及未變形的狀態，然而由於它們有不同的熱膨脹係數而會成長不同的數量。
另一方面，第1b圖示意圖示降溫階段期間在承載基板101與半導體晶片102之間開始發生熱相互作用時的晶片封裝件100。隨著晶片封裝件100冷卻，焊料凸塊103凝固以及使承載基板101機械連結至半導體晶片102。隨著晶片封裝件100在焊料凸塊103凝固後繼續冷卻，承載基板101與半導體晶片102的材料之間的CTE失配造成基板101有大於晶片102的收縮速率。通常，熱膨脹/收縮的差異是用承載基板101與半導體晶片102兩者的平面外變形(out-of-plane deformation)的組合以及焊料凸塊103的一些剪切變形量來調節。此時描述在環繞焊料凸塊103的半導體晶片102區域(如第1c圖所示)中可能出現的局域化效應。
第1c圖示意圖示在晶片封裝件100降溫後環繞個別焊料凸塊103A的半導體晶片102區域。為使描述簡潔，相較於第1a圖至第1b圖的晶片封裝組構，半導體晶片102已顛倒，以及承載基板未圖示。此外，第1c圖只圖示半導體晶片102的金屬化系統104的最上面金屬化層104A、104B及104C，以及不圖示在晶片102的層104C、裝置層或基板層下面的任何金屬化層。半導體晶片102也包含形成於最後金屬化層104A的銲墊105、形成於最後金屬化層104A上方的鈍化層106，以及形成於銲墊105上方的焊料凸塊103A。另外，如第1c圖所示，銲墊105與接觸結構107接觸以協助焊料凸塊103A及承載基板101(未圖示於第1c圖)電氣連接至半導體晶片102中形成於金屬化系統104下面的裝置層級(未圖示)的積體電路(未圖示)。只為了圖解說明，接觸結構107可包含，例如，形成於金屬化層104B的接觸通孔(contact via)107B、傳導線107C以及金屬化層104C的接觸通孔107D、及其類似者，然而也可使用其他組構。
在降溫階段期間，晶片封裝件100由半導體晶片102與承載基板101的熱相互作用導致的平面外變形會在焊料凸塊103A上發展為剪力負載103S、拉伸負載103T及彎矩(bending moment)103M。不過，由於焊料一般而言極強健，而且通常有超過構成半導體晶片102的材料(特別是，金屬化系統104)的強度，因此相對小變形能量會被焊料凸塊103A吸收。反之，大部分的負載103S、103T及103M會通過銲墊105轉移及進入在焊料凸塊103A下面的金屬化層，而產生高度局部拉伸應力，例如垂直或上舉拉伸應力104U，以及橫向或拉張拉伸應力104S。如果拉伸應力夠高，則在焊料凸塊103A下面可能出現最上面金屬化層中的一或更多的局部剝離(local delamination)。通常，金屬化層剝離會顯現為裂痕(crack)108，而且常會出現在上舉拉力最高處，亦即，靠近銲墊105的邊緣105E，如第1c圖所示。在許多情形下，裂痕108可能只出現在單一金屬化層，例如第1c圖的層104B，而在其他情形下，裂痕108可能更深地及從一金屬化層到另一層地蔓延到底下的金屬化系統104。
在在焊料凸塊103下面的金屬化層可能出現剝離失敗及裂痕(例如，裂痕108)有時是遭受過早的破壞，因為焊料凸塊103可能與下面的接觸結構沒有良好的電氣連接。不過，由於上述剝離/裂痕缺陷不會出現直到半導體晶片製造的晶片封裝組裝階段，該等缺陷不會被偵測到直到進行最終品質檢驗。通常，在覆晶操作完成後，晶片封裝件100會經受聲波測試，例如C模式聲波顯微鏡(CSAM)。存在於在焊料凸塊103下面的半導體晶片102金屬化系統104中的裂痕108在CSAM檢驗製程期間會有白色外觀，因此有時被稱作“白凸塊(white bump)”、“白點”或“假性凸塊”。白凸塊缺陷使得整體晶片製程有昂貴的缺點，因為它們不會出現，從而無法偵測到，直到晶片已經有重大的材料及製造投資。
此外，最近用於精密半導體元件的材料種類的改變及進展也對白凸塊的出現頻率有影響。例如，多年來，用來形成使用於覆晶技術的焊球的材料包括各種所謂錫/鉛(Sn/Pb)焊料中的任一者。通常，使用於大部分Sn/Pb焊料的合金有延展度使得Sn/Pb焊料凸塊在焊料凸塊回焊製程的降溫階段期間產生的負載下能夠變形，從而吸收一些上述平面外變形能量。不過，近年來，製造工業大體已放棄使用Sn/Pb焊料於大部分的商業應用，包括半導體加工。因此，已開發出無鉛焊接材料，例如Sn/Ag(錫-銀)、Sn/Cu(錫-銅)、Sn/Ag/Cu(錫-銀-銅，或SAC)焊料及其類似者，作為在半導體晶片上形成焊料凸塊的替代合金。與大部分的常見Sn/Pb焊料相比，這些無鉛的替代焊接材料通常有較高的材料強度及較低的延展性，而且回焊也需要較高的溫度。同樣地，無鉛焊料凸塊吸收較少的變形能量，相應地在焊料凸塊下面的金屬化系統會有較高的負載，接著這會增加白凸塊的出現頻率。
另外，開發及使用電介質常數(或k值)約3.0或更小的電介質材料(常被稱作“低k電介質材料”)已導致白凸塊的意外增加。通常，與有較高k值的較常用電介質材料(例如，二氧化矽、氮化矽、氮氧化矽及其類似者)中的一些相比，低k電介質材料有較低的機械強度、機械模數、及粘著強度。由於金屬化系統利用更多由低k電介質材料構成的金屬化層，因此強度較低低k材料在暴露於在焊料凸塊下面的金屬化層的負載時破裂有較大的可能性，從而導致剝離及裂痕，亦即，白凸塊缺陷。特別是，在最靠近半導體晶片上表面(亦即，最靠近最後金屬化層)的低k金屬化層中容易至少開始出現裂痕，因為變形能量在上表面附近最大，以及在較低的金屬化層級變小。此外，似乎上述白凸塊問題在由k值約2.7或更小的超低k(ULK)材料構成的金屬化層更加惡化。
應注意，儘管第1a圖至第1c圖描述與覆晶封裝問題相關的典型白凸塊問題，然而上述問題同樣可應用於其他的晶片封裝件組構，例如3D晶片及其類似者。因此，及鑒於上述，有必要實現新的設計策略以應付與在典型晶片封裝操作期間出現的白凸塊有關的製造問題。本揭示內容有關於加工裝置設計及方法用以避免或至少減少上述問題中的一或更多的影響。
下文為本揭示內容的簡化摘要供基本瞭解揭示於本文的一些方面。此摘要並非本揭示內容的詳盡概述，也不是要用來區別本發明專利標的的關鍵或重要元件，也不是描述本發明揭示標的的範疇。反之，唯一的目的是要以簡化的形式提出一些概念作為以下詳細說明內容的前言。
本發明大體有關於在半導體晶片封裝操作(例如，覆晶或3D-晶片組裝及其類似者)期間比較不容易出現白凸塊的精密半導體晶片。揭示於本文的一示範半導體晶片包含至少一積體電路裝置以及電氣連接至該至少一積體電路裝置的銲墊。此外，該銲墊從上面俯視時有對應至第一區部分與鄰近該第一區部分的第二區部分的不規則組構，該第一區部分由從上面俯視時的第一實質規則幾何形狀定義。另外，從上面俯視時，與該第一區部分的任何部分相比，該第二區部分與該半導體晶片的中心線有較大的距離。
在本揭示內容的另一示範具體實施例中，半導體晶片包含至少一積體電路裝置與電氣連接至該至少一積體電路裝置的複合銲墊。另外，除了別的以外，該複合銲墊包含對應至第一表面區的第一銲墊部分，該第一表面區由從上面俯視時的第一實質規則幾何形狀定義，其中該第一實質規則幾何形狀有第一區形心，它與該半導體晶片的中心有第一距離。該複合銲墊也包含對應至第二表面區的第二銲墊部分，該第二表面區由從上面俯視時的第二實質規則幾何形狀的至少一部分定義，其中該第二實質規則幾何形狀的該至少一部分有第二區形心，其與該中心有大於該第一距離的第二距離。
100‧‧‧晶片封裝件
101‧‧‧承載基板
102‧‧‧半導體晶片
103、103A‧‧‧焊料凸塊
103M‧‧‧彎矩
103S‧‧‧剪力負載
103T‧‧‧拉伸負載
104‧‧‧金屬化系統
104A、104B、104C‧‧‧金屬化層
104S‧‧‧橫向或拉張拉伸應力
104U‧‧‧垂直或上舉拉伸應力
105、204、205、304‧‧‧銲墊
105E‧‧‧邊緣
106‧‧‧鈍化層
107‧‧‧接觸結構
107B、107D、214、215、315‧‧‧接觸通孔
107C‧‧‧傳導線
108‧‧‧裂痕
120‧‧‧回焊製程
200‧‧‧半導體晶片
200A、200B、200C、200D‧‧‧角落區域
201‧‧‧晶片長度
201C‧‧‧長度
202‧‧‧晶片寬度
202C‧‧‧寬度
203‧‧‧晶片中心
203C‧‧‧中央區
203X‧‧‧第一中心線
203Y‧‧‧第二中心線
204A、205A、304A、306A、307A、308A、309A‧‧‧表面區
204C、205C、206C、207C、304C、306C、307C、308C、309C‧‧‧形心
204L、205L、306L、307L‧‧‧長度
204V、205V、305V‧‧‧向量
206‧‧‧第一部分
206A‧‧‧第一部分表面區
206R、207R、306R、307R、308R、309R‧‧‧距離
206X、206Y、207X、207Y‧‧‧距離
207‧‧‧第二部分
207-1、207-2、207-3‧‧‧子部分
207A‧‧‧第二部分表面區
226A、226B、227A、227B、326A、326B、327A、327B‧‧‧邊
303‧‧‧中心
303X、303Y‧‧‧中心線
304S、306S、307S、308S、309S‧‧‧上表面
305、335‧‧‧複合銲墊
305S‧‧‧實質非平坦上表面
306‧‧‧基底銲墊部分
306W、307W‧‧‧寬度
306X、306Y、307X、307Y‧‧‧距離
307‧‧‧緩衝應變銲墊部分
307-1‧‧‧第一部分
307-2‧‧‧第二部分
308‧‧‧第二緩衝應變銲墊部分
309‧‧‧第三緩衝應變銲墊部分
328、329、338、339、348、349‧‧‧厚度
330、331、340、341、350、351‧‧‧偏離距離
參考以上結合附圖的說明可明白本揭示內容，其中類似的元件係以相同的元件符號表示。
第1a至1b圖示意圖示半導體晶片及承載基板的覆晶封裝操作；第1c圖示意圖示焊球及半導體晶片的金屬化系統上在第1a至1b圖的覆晶封裝操作之後有平面外負載；第2a圖根據本揭示內容的一示範具體實施例示意圖示半導體晶片的平面圖；第2b至2c圖示意圖示代表先前技術的銲墊的平面圖；第2d至2f圖根據本揭示內容的一示範具體實施例示意圖示銲墊的平面圖；第2g至2m圖根據本揭示內容的其他示範具體實施例示意圖示銲墊的平面圖；第3a圖示意圖示代表先前技術的銲墊的平面及剖面圖；第3b至3f圖根據本揭示內容的其他示範具體實施例示意圖示銲墊的平面及剖面圖；以及第3g至3h圖又根據本揭示內容的其他示範具體實施例示意圖示銲墊的平面及剖面圖。
儘管本發明容易做成各種修改及替代形式，本文仍以附圖為例圖示幾個本發明的特定具體實施例且詳述其中的細節。不過，應瞭解本文所描述的特定具體實施例不是想要把本發明限定成本文所揭示的特定形式，反而是，本發明是要涵蓋落在如隨附申請專利範圍所界定的本發明精神及範疇內的所有修改、等價及替代性陳述。
以下描述本發明的各種示範具體實施例。為了清楚說明，本專利說明書沒有描述實際具體實作的所有特徵。當然，應瞭解，在開發任一此類的實際具體實施例時，必需做許多與具體實作有關的決策以達成開發人員的特定目標，例如遵循與系統相關及商務有關的限制，這些都會隨著每一個具體實作而有所不同。此外，應瞭解，此類開發即複雜又花時間，決不是本技藝一般技術人員在閱讀本揭示內容後即可實作的例行工作。
此時以參照附圖來描述本發明。示意圖示於附圖的各種結構及裝置系僅供解釋以及避免本領域的技術人員所習知的細節混淆本揭示內容。儘管如此，仍納入附圖用來描述及解釋本揭示內容的示範實施例。應使用與相關技藝技術人員所熟悉的意思一致的方式理解及解釋用於本文的字彙及片語。本文沒有特別定義的用語或片語(亦即，與熟諳此藝者所理解的普通慣用意思不同的定義)是想要用用語或片語的一致用法來暗示。在這個意義上，希望用語或片語具有特定的意思時(亦即，不同於熟諳此藝者所理解的意思)，則會在本專利說明書中以直接明白地提供特定定義的方式清楚地陳述用於該用語或片語的特定定義。
本發明大體針對數種半導體晶片，其中，形成於晶片金屬化系統的上金屬化層的銲墊的至少有一些具有適合減少或至少緩和白凸塊的出現的組構，此類白凸塊是由在晶片封裝操作期間施加於半導體晶片的金屬化層有不同的熱膨脹效應造成。特別是，位於半導體晶片區的銲墊，通常暴露於由半導體晶片與承載基板的CTE(熱膨脹係數)失配造成的最高平面外負載，可能有適合減少裂痕誘發應力及/或應變(產生於在給定焊料凸塊及銲墊底下的金屬化層)的大小的不規則或複合組構。例如，由於主體的尺寸(亦即，長度或寬度)為該主體在暴露於高溫時經受顯著影響熱膨脹的總量的因素之一，最大熱相互作用的點可能出現於半導體晶片離晶片的中性中心或中心線最遠的區域。因此，有不規則或複合組構的銲墊至少有一些可位於半導體晶片中上述熱膨脹差異問題可能最大的角落區域中之一或更多。此外，相較於典型氧化物或氮化物電介質，當銲墊下的受影響金屬化層是由大體上實質減少機械強度的低k及/或超低k(ULK)電介質材料構成時，應力及/或應變緩和效應可能特別重要。
應瞭解，除非另有特定說明，可用於以下說明的任何相對位置或方向用語，例如“上”、“下”、“上面”、“鄰近”、“上方”、“下方”、“之上”、“之下”、“頂面”、“底面”、“垂直”、“水平”及其類似者，應被視為是按照該用語的正常及日常意思來描述附圖的元件或元件。例如，請參考第1c圖的半導體晶片102的示意橫截面，應瞭解，鈍化層106形成於最後金屬化層104A“上方”，以及導電銲墊105位在焊料凸塊103A“下面”或“之下”。同樣，也應注意，在沒有其他層或結構介於其間的具體實施例中，鈍化層106可位在最後金屬化層104A“上面”。
第2a圖根據本揭示內容的一示範具體實施例示意圖示半導體晶片200的示範具體實施例的平面圖。半導體晶片200可具有實質矩形組構，具有晶片長度201及晶片寬度202，以及有與晶片長度201對齊的第一中心線203X和與晶片寬度202對齊的第二中心線203Y穿過的晶片中心203。取決於特定應用，半導體晶片200的晶片長度、寬度尺寸201、202可在約0.5公分至約2.5公分之間或更大，以及它們可具有相同(亦即，方形晶片)或不同(亦即，矩形晶片)的尺寸。在某些示範具體實施例中，半導體晶片200可包含具有形狀實質規則表面區的多個銲墊204以及具有形狀實質不規則表面區的多個銲墊205。另外，應瞭解，多個焊料凸塊(例如，第1a圖至第1c圖的焊料凸塊103)可形成於多個銲墊204及205上方，但是為求清晰而未圖示。此外，也應瞭解，利用覆晶操作，可組裝半導體晶片200於晶片封裝件中，大致如以上在說明及圖示於第1a圖至第1b圖的晶片封裝件100的半導體晶片102時所述。
如第2a圖所示，形狀規則銲墊204大體可位在半導體晶片200的實質中央區203C，以及在某些示範具體實施例中可具有有實質規則幾何形狀的表面區，如以下在說明第2b圖至第2c圖時所述。另一方面，在一些示範具體實施例中，形狀不規則銲墊205可具有有實質不規則幾何形狀的表面區，其經設計成可減少產生於在形狀不規則銲墊205底下的金屬化層的應力及/或應變位准，也如以下在說明第2d圖至第2k圖時所述。此外，形狀不規則銲墊205可安置於離中央區203C有某一距離處，例如於半導體晶片200中晶片封裝件熱相互作用通常最高以及白凸塊發生率較高的每個角落區域200A-D，如前述。在某些示範具體實施例中，角落區域200A-D各有約為晶片長度201的十分之一(或10%)的長度201C以及約為晶片寬度202的十分之一(或10%)的寬度202C。此外，應注意，在本揭示內容的至少一些示範具體實施例中，多個規則銲墊204及多個不規則銲墊205可排列成實質方形或矩形的網格狀圖案以利可用來圖案化半導體晶片的最終金屬化層的微影圖案化製程，以及鈍化層及焊料凸塊形成於其上。此外，取決於裝置設計及佈局要求，網格狀圖案的間隔及/或密度在半導體晶片200上可因區域而異，或者是網格狀圖案在整個半導體晶片200上可連續實質不中斷。
第2b圖示意圖示數個不同實質規則幾何形狀，它們可代表多個形狀規則銲墊204中的一或更多的表面區204A的形狀。就本揭示內容的目的而言，應注意，不希望術語“實質規則幾何形狀”被解釋成是“規則多邊形”，這是有特定數學定義的形狀，其中該形狀是等邊(亦即，邊長相等)及等角(亦即，內角相等)。反之，術語“實質規則幾何形狀”應被理解成是描述容易辨識的多邊形或其他幾何形狀，例如方形、長方形、或八角形及其類似者，這些可用典型半導體製造技術形成。不過，應注意，“實質規則幾何形狀”可能不是如上述的確切“規則多角形”，或有精確的幾何精度仿佛是畫在紙上有數學精確度的結構。
如第2b圖所示，任一形狀規則銲墊204的表面區204A可為數種實質規則幾何形狀中的任一者，例如：a)方形；b)長方形；c)八角形；d)圓形；等等。也可使用其他實質規則幾何形狀。此外，在至少一些具體實施例中，形狀規則銲墊204可經定位成表面區204A的形心204C可位於形成於在銲墊204底下的金屬化層的接觸通孔214上方。另外，如第2b圖所示，接觸通孔214可具有也有數種實質規則幾何形狀中的一種的橫截面(用點線表示)，例如方形、長方形、圓形及其類似者。第2c圖圖示有實質方形的形狀規則銲墊204的一些特定方面，這只為了圖解說明，以及此時更詳細地描述於下。
如第2c圖所示，有實質方形的示範形狀規則銲墊204有表面區204A與表面區形心204C。此外，本領域的技術人員應瞭解，在晶片封裝件組裝加工期間由於半導體晶片200與承載基板有不同熱相互作用而施加於形狀規則銲墊204的任何平面外負載，例如圖示於第1c圖的負載103T(拉力)、103S(剪力)及103M(彎矩)，可視為是實質沿著由晶片200的中心203及形心204C延伸的向量204V起作用。此外，由形狀規則銲墊204施加於底下金屬化層的負載大體與銲墊204的表面區204A幾何性質沿著向量204V成正比。因此，在晶片封裝件熱相互作用期間施加於形狀規則銲墊204的拉力負載(例如拉力負載103T；參考第1c圖)與剪力負載(例如剪力負載103S；參考第1c圖)是基於形狀規則銲墊204的表面區204A而大體分佈於該底下金屬化層。另一方面，彎矩(例如彎矩103M；參考第1c圖)基於形狀規則銲墊204沿著向量204V的方向的長度204L而大體分佈於該底下金屬化層。
參考第2d圖至第2e圖，與形狀規則銲墊204的表面區204A幾何性質相反，可將形狀不規則銲墊205的表面區205A幾何性質組構成可減少賦予底下金屬化層的負載的大小，從而也減少銲墊205下面有裂痕狀缺陷(亦即，白凸塊)的可能性。就本揭示內容的目的而言，應注意，在從上面俯視以及整個繪出時，形狀不規則銲墊205有不具“實質規則幾何形狀”的表面區205A，如以上在說明形狀規則銲墊204所述。反之，形狀不規則銲墊205的表面區205A可代表更複雜及不規則或複合幾何形狀。應瞭解，與形狀規則銲墊204的“實質規則幾何形狀”不同，“不規則幾何形狀”並非容易辨識的多角形或其他幾何形狀(例如，方形、長方形或八角形及其類似者)。
在某些具體實施例中，從上面俯視時，形狀不規則銲墊205的表面區205A可由多個不同連續表面區部分定義。例如，如第2d圖所示，由本發明定義的一示範形狀不規則銲墊205可具有表面區205A，其以有第一部分表面區206A的第一部分206與有第二部分表面區207A的第二部分207表示。換言之，表面區205A為第一部分表面區206A與第二部分表面區207A的複合表面區。在一些具體實施例中，第一部分表面區206A可用實質規則幾何形狀定義，例如與形狀規則銲墊204的表面區204A實質類似的幾何形狀。另一方面，第二部分表面區207A可代表不規則幾何形狀，亦即，不是容易辨識多角形、方形或其他幾何形狀的形狀，如第2d圖所示。在其他示範具體實施例中，從上面俯視時，表面區206A及207A可為不規則幾何形狀。在其他具體實施例中，表面區206A及207A可為實質規則幾何形狀，而組合表面206A、207A的整體形狀(從上面俯視時)不是容易辨識的幾何形狀，例如長方形或方形。
第2d圖所示及上述，形狀不規則銲墊205的整體表面區205A為實質連續形狀，為了便於說明，它可分成有實質規則幾何形狀(亦即，方形)的第一部分表面區206A以及有不規則幾何形狀的第二部分表面區207A。因此，應瞭解，在從上面俯視表面區205A時，它是第一、第二部分表面區206A、207A的複合，其中第一部分表面區206A緊鄰或鄰近第二部分表面區207A。此外，也應瞭解，第二部分表面區207A的邊227A及227B可各自與第一部分表面區206A的邊226A、227B對齊及齊平。
第2e圖詳細圖示如第2d圖所示有不規則幾何形狀的形狀不規則銲墊205的一些特定方面以及描述於下。
如第2e圖所示，示範形狀不規則銲墊205有整體組合表面區205A與表面區形心205C。此外，形狀不規則銲墊205可形成於接觸通孔215(在第2e圖以點線表示)上方。如以下在說明第2d圖時所述，第2e圖的形狀不規則銲墊205可分成第一部分表面區206A與第二部分表面區207A。在某些具體實施例中，第一部分表面區206A可用實質規則幾何形狀定義，例如圖示於第2e圖的實質方形，而在其他具體實施例中，也可使用不同的實質規則幾何形狀，例如，實質矩形或八角形及其類似者。
如以上在說明第2c圖的形狀規則銲墊204時所述，由第2e圖的形狀不規則銲墊205施加於底下金屬化層的負載同樣可與形狀不規則銲墊205的整體組合表面區205A的幾何性質沿著由半導體晶片200的中心203伸出及穿過形心205C的向量205V成正比。亦即，施加於形狀不規則銲墊205的拉力負載(例如，拉力負載103T)與剪力負載(例如，剪力負載103S)基於形狀不規則銲墊205的整體組合表面區205A而大體分佈於該底下金屬化層。此外，彎矩(例如，彎矩103M)基於形狀不規則銲墊205沿著向量205V方向的長度205L而大體分佈於該底下金屬化層。因此，在其中不規則銲墊205的第一部分206有大小及形狀與形狀規則銲墊204的表面區204A實質相同的表面區206A的本發明示範具體實施例中，也包含實質沿著向量205V的連續第二部分207的形狀不規則銲墊205會有大於長度204L的長度205L以及大於表面區204A的整體組合表面區205A。結果，由形狀不規則銲墊205賦予底下金屬化層的任何給定點的負載以及所得應力及應變可偏離在底下的敏感電路，以及可低於處境相似但是在形狀規則銲墊204上的，從而有可能減少發生白凸塊的可能性。
各自圖示於第2c涉及第2e圖的銲墊204及205可根據實質類似的加工步驟來形成。例如，最後金屬化層，例如第1c圖的金屬化層104A，可形成於包含低k或ULK材料的金屬化層上方，例如第1c圖的金屬化層104B。最後金屬化層可由材料強度高於底下層的低k或ULK材料的典型電介質材料形成，例如二氧化矽、氮化矽及其類似者。接下來，最後金屬化層經圖案化成可形成銲墊開口(bond pad opening)於例如使用本技藝所習知的光微影技術形成於底下低k/ULK金屬化層中的接觸通孔上方。取決於特定銲墊的位置(亦即，中央區203C或角落區域200A-D)，形成於最後金屬化層中的圖案化銲墊開口的形狀可與形狀規則銲墊204(在中央區203C)或者是形狀不規則銲墊205(在角落區域200A-D)的實質共形。之後，進行沈積製程，例如電化學沈積製程及其類似者，以在銲墊開口中以及在最後金屬化層上方形成一層導電金屬。取決於裝置及/或加工流程要求，該導電金屬可為銅、鋁或彼等的合金。最後，進行平坦化製程以由最後金屬化層上方移除導電金屬層的多餘材料。
如前述，在實質方形或矩形網格狀圖案上可形成形狀規則銲墊204及形狀不規則銲墊205。另外，在形狀規則銲墊204的形狀及大小與形狀不規則銲墊205(如第2c圖及第2e圖所示)的第一部分206實質相同的本發明具體實施例中，相較於中央區203C中的形狀規則銲墊204的開口，用於在角落區域200A-D中形成形狀不規則銲墊205的開口的圖案只需稍作調整。因此，在至少一些整合方案中，對於整體裝置加工流程要求只有可忽略的影響。
此外，如前述，半導體晶片200與承載基板在晶片封裝製程期間由CTE失配造成的熱相互作用相應地在晶片200離晶片200的中心203最遠的區域(亦即，角落區域200A-D)中較大。因此，具體實施例可獲得減少白凸塊缺陷的可能性的最大效益，在此是沿著向量205V實質安置不規則銲墊205的第二部分207，如第2e圖所示，以及與半導體晶片200的中心203的距離大於第一部分206。此時描述示意圖示形狀不規則銲墊205的第一、第二部分206、207的幾何關係的圖2f。
如第2f圖所示，第一部分206有第一部分表面區206A與表面區形心206C，以及第二部分207有第二部分表面區207A與表面區形心207C。形心206C與半導體晶片200中心203有距離206R，以及形心207C與中心203有大於距離206R的距離207R。此外，在至少一些具體實施例中，形狀不規則銲墊205可位在半導體晶片200上使得第一部分表面區206A的形心206C可在接觸通孔215(用點線表示)上方。
另外，在某些示範具體實施例中，從上面俯視時，表面區206A沒有任何部分與半導體晶片200中心線203X有超過距離206Y的距離，然而表面區207A至少有一部分可與中心線203X有大於距離206Y的距離207Y。同樣，在其他具體實施例中，表面區206A沒有任何部分與中心線203Y有超過距離206X的距離，然而表面區207A至少有一部分可與中心線203Y有大於距離206X的距離207X。
第2g圖至第2k圖示意圖示本揭示內容的其他示範形狀不規則銲墊205，在此第一部分206由實質規則幾何形狀定義以及第二部分207由實質規則幾何形狀的至少一部分定義。例如，第2g圖至第2k圖各自圖示形狀不規則銲墊205，共系包含為實質方形的第一部分206，而第2g圖至第2k圖的第二部分207各自為不同實質規則幾何形狀的一部分。在第2g圖中，例如，第二部分207為實質圓形的一部分，而在第2h圖至第2k圖中，第二部分207各自為實質三角形、實質方形、實質六角形及實質八角形的一部分。其他實質規則幾何形狀可用於第二部分207，或也可使用任何不規則幾何形狀。另外，應注意，如前述，在其他示範具體實施例中，圖示於第2g圖至第2k圖的第一部分206也可為任何實質規則幾何形狀而不是方形，或是它也可為不規則幾何形狀。
第21圖根據本揭示內容示意圖示另一示範形狀不規則銲墊205，在此第一部分206為實質方形，但是在此第二部分207可由多個子部分構成，例如子部分207-1、207-2及207-3。此外，在至少一些具體實施例中，多個子部分207-1、207-2及207-3中的每一個也可至少為實質規則幾何形狀的一部分。例如，在第21圖的示範具體實施例中，子部分207-1、207-2及207-3各自可為實質矩形的一部分，而在其他具體實施例中，子部分207-1、207-2及207-3各自可為不同類型的實質規則幾何形狀的一部分。
第2m圖示意圖示又一示範形狀不規則銲墊205，在此第一部分為實質方形，但是在此第二部分207可為有兩個或更多子部分(例如，子部分207-1及207-2)的複合形。此外，子部分207-1及207-2中的一或更多也可至少為實質規則幾何形狀的一部分，如前述。例如，在第2m圖的具體實施例中，第一子部分207-1為實質八角形的一部分，而複合形207的第二子部分207-2為實質方形。也可使用其他實質規則幾何及不規則幾何形狀。
此時描述示意圖示本發明的其他示範銲墊結構的第3a圖至第3f圖。
第3a圖示意圖示代表性半導體晶片的銲墊304，在此銲墊304有實質類似上述及圖示於第2c圖的形狀規則銲墊204的典型銲墊組構。如同形狀規則銲墊204，銲墊304的表面區304A可具有實質規則幾何形狀，其中在第3a圖的示範具體實施例中，表面區304A可為有長度304L及寬度304W的實質矩形。取決於整體裝置設計及半導體晶片的銲墊佈局，長度304L及寬度304W的尺寸範圍可達200微米，而在特殊應用中，長度304L與寬度304W可約有40至50微米。此外，銲墊304有上表面304S，如第3a圖的剖面A-A所示，以及表面區304A有表面區形心304C。
第3b圖根據本揭示內容示意圖示複合銲墊305的一示範具體實施例，其由基底銲墊部分306與在基底銲墊部分306上方的緩衝應變銲墊部分307構成，使得複合銲墊305有實質非平坦上表面305S。在某些示範具體實施例中，可沿著複合銲墊305的兩邊325A、325B安置緩衝應變銲墊部分307，以及大體被組構成可減少應變能量，如前述，在晶片封裝製程期間，由於CTE失配及隨之發生的熱相互作用而有此應變能量傳輸通過複合銲墊305以及進入任何底下金屬化層。
如第3b圖所示，在一些示範具體實施例中，基底銲墊部分306的大小及形狀可實質類似圖示於第3a圖及上述的銲墊304，亦即，在此基底銲墊部分306有代表實質規則幾何形狀(例如，實質矩形)的表面區306A、上表面306S、表面區形心306C、長度306L及寬度306W。緩衝應變銲墊部分307位在基底銲墊部分306的上表面306S上方，以及有可為不規則幾何形狀的表面區307A，以及位於基底銲墊部分306的上表面306S上方的上表面307S。此外，緩衝應變銲墊部分307的表面區307A也有表面區形心307C。
在一些示範具體實施例中，緩衝應變銲墊部分307可為實質規則幾何形狀的一部分，例如，有長度307L及寬度307W的實質矩形(用第3b圖的點線表示)。此外，緩衝應變銲墊部分307可由沿著長度327L的第一部分307-1與沿著寬度307W的第二部分307-2構成，如第3b圖所示。另外，在至少一些具體實施例中，第一部分307-1可具有厚度328以及第二部分307-2可具有厚度329。取決於複合銲墊305的整體設計，在某些具體實施例中，厚度328約為長度307L的5-10%，而在其他示範具體實施例中，厚度329可約為寬度307W的5-10%。例如，這取決於複合銲墊305的整體尺寸及組構，厚度328、329可大約在2至10微米之間。也可使用第一、第二部分307-1、307-2的其他厚度328、329，兩者可較大及較小。
在本發明的某些示範具體實施例中，緩衝應變銲墊部分307可位於基底銲墊部分306上方使得部分307的第一部分307-1的邊327A可緊鄰部分306的邊326A。此外，在至少一些具體實施例中，邊327A可經對齊成與邊326A實質平行及實質齊平，如第3b圖所示，而在其他示範具體實施例中，邊327A可經對齊成與邊326A實質平行但是與邊326A有偏離距離330，如第3c圖所示。取決於裝置設計要求，偏離距離330可大約在長度307L的5至10%之間，以及在某些具體實施例中，可大約在2至10微米之間。也可使用可較大及較小的其他偏離距離330。
同樣，在其他示範具體實施例中，第二部分307-2的邊327B也可緊鄰基底銲墊部分306的邊326B。此外，如同邊327A，在某些具體實施例中，邊327B可經對齊成與邊326B實質平行及實質齊平，如第3b圖所示，而在其他示範具體實施例中，邊327B可經對齊成與邊326B實質平行但是與邊326B有偏離距離331，如第3c圖所示。偏離距離331可大約在長度307L的5至10%之間，以及在某些具體實施例中，可大約在2至10微米之間。也可使用其他的偏離距離331。
在一些具體實施例中，長度307L可與長度306L(如第3b圖所示)實質相同，而在其他具體實施例中，長度307L可與長度306L不同。同樣，在某些具體實施例中，寬度307W可與寬度306W(如第3b圖所示)實質相同，而在其他具體實施例中，寬度307W可與寬度306W不同。例如，第3d圖示意圖示示範複合銲墊305，其中緩衝應變銲墊部分307的邊327A、327B經對齊成與基底銲墊部分306的邊326A、326B實質平行及實質齊平，長度307L/306L與寬度307W/306W之間有不同的關係。同樣，第3e圖示意圖示長度307L/306L與寬度307W/306W之間有不同關係的示範複合銲墊305，其中緩衝應變銲墊部分307的邊327A、327B經對齊成與基底銲墊部分306的邊326A、326B實質平行但是與其偏離。不過，應注意，以上揭示內容及相關附圖應不被視為要用任何方式限制相對長度306L、307L中的任一者，或者是相對寬度306W、307W中的任一者，因為也可使用長度與寬度的其他相對組合。
如以上在說明第2a圖至第2m圖時所述，在晶片封裝製程期間由半導體晶片、承載基板的CTE失配造成的熱相互作用相應地在半導體晶片離晶片中心最遠的區域(例如，第2a圖的半導體晶片200的角落區域200A-D)中較大。因此，應瞭解，本發明具體實施例可獲得減少白凸塊缺陷的可能性的最大效益，在此複合銲墊305的額外材料緩衝應變銲墊部分307位於基底銲墊部分306上方但是盡可能遠離有複合銲墊305形成於上的半導體晶片(未圖示)的中心。此時描述第3f圖，其示意圖示基底銲墊部分306與第3b圖的複合銲墊305的緩衝應變銲墊部分307的關係。
第3f圖圖示沿著向量305V安置的緩衝應變銲墊部分307，該向量305V落在有複合銲墊305形成於其上的半導體晶片(未圖示，例如，上述及圖示於第2a圖的半導體晶片200)的中心303與複合銲墊305之間。如第3f圖所示，在一示範具體實施例中，可大體將緩衝應變銲墊部分307定位成它緊鄰於複合銲墊305中沿著向量305V方向離中心303最遠的邊。另外，在揭示於本文的至少一些具體實施例中，可安置複合銲墊305於在接觸通孔315(在第3f圖中用點線表示)上方的半導體晶片(未圖示)上，而在某些具體實施例中，基底銲墊部分306的表面區306A的形心306C可位於接觸通孔315上方。此外，形心306C與中心303有距離306R，以及緩衝應變銲墊部分307的表面區307A的形心307C與中心303有大於距離306R的距離307R。
另外，在某些示範具體實施例中，形心306C與半導體晶片(未圖示)的中心線303X有距離306Y，而形心307C與中心線303X可有大於距離306Y的距離307Y。在其他具體實施例中，形心306C與半導體晶片(未圖示)的中心線303Y可為距離306X，而形心307C與中心線303Y可有大於距離306X的距離307X。
第3g圖至第3h圖根據本揭示內容示意圖示其他示範複合銲墊305。
第3g圖示意圖示示範複合銲墊335，其與第3b圖及第3f圖的複合銲墊305實質類似，不過第3g圖的複合銲墊335更包括位於基底銲墊部分306上方的第二緩衝應變銲墊部分308。第二緩衝應變銲墊部分308有表面區308A及表面區形心308C，以及在基底銲墊部分306的上表面306S上方的上表面308S。形心308C與有複合銲墊335形成於其上的半導體晶片(未圖示)的中心303有距離308R，距離308R小於由中心303至緩衝應變銲墊部分307的形心307的距離307R。此外，在某些示範具體實施例中，上表面308S可與緩衝應變銲墊部分307的上表面307S實質共面，而在其他具體實施例中，相對於上表面306S，上表面308S可高於或低於上表面307S。
在本揭示內容的某些具體實施例中，第二緩衝應變銲墊部分308沿著基底銲墊部分306的長度306L可具有厚度338，以及沿著寬度306W也可具有厚度339。另外，第二緩衝應變銲墊部分308可偏離緩衝應變銲墊部分307使得部分308不與部分307實體接觸，如第3g圖所示。例如，第二緩衝應變銲墊部分308沿著長度306L可與緩衝應變銲墊部分307有偏離距離340以及沿著寬度306W有偏離距離341。此外，在一些示範具體實施例中，厚度338、339及偏離距離340、341可分別大約在長度306L或寬度306W的5至10%之間，這視情況而定，以及在某些具體實施例中，可大約在2至10微米之間。也可使用其他厚度及偏離距離。
第3h圖示意圖示與第3g圖的複合銲墊305實質類似的又一示範複合銲墊345，不過銲墊345更包括位於基底銲墊部分306上方的第三緩衝應變銲墊部分309。第三緩衝應變銲墊部分309有表面區309A與表面區形心309C，以及在基底銲墊部分306的上表面306S上方的上表面309S。形心309C與有複合銲墊345形成於其上的半導體晶片(未圖示)的中心303有距離309R，距離309R小於距離307R及308R中的任一者。此外，在某些示範具體實施例中，上表面309S可與緩衝應變銲墊部分307及第二緩衝應變銲墊部分308的上表面307S及308S中的任一或兩者實質共面，而在其他具體實施例中，相對於上表面306S，上表面309S可高於或低於上表面307S及308S中的一者或兩者。
與上述第二緩衝應變銲墊部分308類似，在某些具體實施例中，第三緩衝應變銲墊部分309沿著長度306L可具有厚度348，以及可具有寬度306W也可具有厚度349。第三緩衝應變銲墊部分309也與第二緩衝應變銲墊部分308偏離使得部分309不與部分308實體接觸，如第3h圖所示。在至少一些示範具體實施例中，第三緩衝應變銲墊部分309沿著長度306L可與第二緩衝應變銲墊部分308有偏離距離350以及沿著寬度306W有偏離距離351。另外，在某些示範具體實施例中，厚度348、349與偏離距離350、351各自可大約在長度307L或寬度306L的5至10%之間，這視情況而定，以及在至少一具體實施例中，可大約在2至10微米之間。也可使用其他厚度及偏離距離。
可根據實質相同的加工步驟來形成分別圖示於第3b圖至第3f圖、第3g圖及第3h圖的複合銲墊305、335及345。例如，可形成基底銲墊部分306，其與上文在說明銲墊204及205時提及的實質相同。在平坦化基底銲墊部分306的表面後，在最後金屬化層上方可形成犧牲材料層，以及可進行後續圖案化製程以便定義緩衝應變銲墊部分307、308、309的開口。之後，可進行另一沈積製程，例如電化學沈積製程及其類似者，以便沈積第二層導電金屬於緩衝應變銲墊部分307、308、309的開口中及犧牲層上方。該第二層導電金屬可為可與基底銲墊部分306的導電金屬鍵結的數種導電金屬中之任一，例如銅、鋁及彼等的合金。然後，可進行另一平坦化製程以由犧牲材料層上方移除導電金屬的第二層的多餘部分。最後，用對於上金屬化層基底銲墊部分306及應變誘發用銲墊部分307、308、309的材料有選擇性的適當蝕刻製程來移除該犧牲材料層。
結果，本發明提供在晶片封裝製程期間控制或至少緩和半導體晶片與承載基板相互作用的影響的銲墊組構，藉此可減少出現白凸塊的可能性。
以上所揭示的特定具體實施例均僅供圖解說明，因為本領域的技術人員在受益於本文的教導後顯然可以不同但等價的方式來修改及實施本發明。例如，可用不同的順序完成以上所提出的製程步驟。此外，除非在以下權利要求有提及，不希望本發明受限於本文所示的構造或設計的細節。因此，顯然可改變或修改以上所揭示的特定具體實施例而所有此類變體都被認為仍然是在本發明的範疇與精神內。因此，本文提出以下的權利要求尋求保護。
204、205‧‧‧銲墊
200‧‧‧半導體晶片
200A、200B、200C、200D‧‧‧角落區域
201‧‧‧晶片長度
201C‧‧‧長度
202‧‧‧晶片寬度
202C‧‧‧寬度
203‧‧‧晶片中心
203C‧‧‧中央區
203X‧‧‧第一中心線
203Y‧‧‧第二中心線

权利要求:
Claims (25)
[1] 一種半導體晶片，包括：至少一積體電路裝置；以及電氣連接至該至少一積體電路裝置的銲墊，從上面俯視時，該銲墊具有對應至第一區部分與鄰近該第一區部分的第二區部分的不規則整體組構，該第一區部分係由從上面俯視時的第一實質規則幾何形狀所定義，其中，從上面俯視時，與該第一區部分的任何部分相比，該第二區部分的至少一部分與該半導體晶片的中心線具有較大的距離。
[2] 如申請專利範圍第1項所述之半導體晶片，其中，該第二區部分係由從上面俯視時的第二實質規則幾何形狀的至少一部分所定義。
[3] 如申請專利範圍第2項所述之半導體晶片，其中，該不規則整體組構更對應至鄰近該第一區部分的第三區部分，該第三區部分係由從上面俯視時的第三實質規則幾何形狀的至少一部分所定義，以及從上面俯視時，與該第一區部分的任何部分相比，從上面俯視時的該第三區部分的至少一部分與該中心線具有較大的距離。
[4] 如申請專利範圍第1項所述之半導體晶片，其中，該銲墊定位成與該半導體晶片的角落緊鄰。
[5] 如申請專利範圍第4項所述之半導體晶片，其中，該半導體晶片具有長度及寬度，以及該銲墊沿著該長度與該角落的距離在約為該長度的10%的第一距離內，以及沿著該寬度與該角落的距離在約為該寬度的10%的第二距離內。
[6] 如申請專利範圍第1項所述之半導體晶片，其中，該第一實質規則幾何形狀為實質矩形。
[7] 如申請專利範圍第2項所述之半導體晶片，其中，該第二實質規則幾何形狀為實質八角形。
[8] 如申請專利範圍第2項所述之半導體晶片，其中，該第二幾何形狀為實質矩形。
[9] 如申請專利範圍第1項所述之半導體晶片，其中，該銲墊在含有至少一金屬化層的金屬化系統的最後金屬化層中，且該至少一金屬化層包含電介質常數約為3.0或更低的低k電介質材料。
[10] 如申請專利範圍第1項所述之半導體晶片，其中，該銲墊與在該銲墊下面的金屬化層的接觸通孔電氣接觸，以及該第一實質規則幾何形狀的形心位於該接觸通孔上方。
[11] 如申請專利範圍第1項所述之半導體晶片，更包含第二銲墊，其具有對應至與該第一實質規則幾何形狀實質相同的實質規則幾何形狀的組構，其中，該第二銲墊比該銲墊還要靠近該中心線。
[12] 一種半導體晶片，包括：至少一積體電路裝置；以及電氣連接至該至少一積體電路裝置的複合銲墊，該複合銲墊包括：對應至第一表面區的第一銲墊部分，該第一表面區由從上面俯視時的第一實質規則幾何形狀所定義，其中，該第一實質規則幾何形狀具有第一區形心，該第一區形心與該半導體晶片的中心具有第一距離；以及對應至第二表面區的第二銲墊部分，該第二表面區由從上面俯視時的第二實質規則幾何形狀的至少一部分所定義，其中，該第二實質規則幾何形狀的該至少一部分具有第二區形心，該第二區形心與該中心具有大於該第一距離之第二距離。
[13] 如申請專利範圍第12項所述之半導體晶片，其中，該第一實質規則幾何形狀的至少一邊與該第二實質規則幾何形狀的該至少一部分的至少一邊緊鄰。
[14] 如申請專利範圍第13項所述之半導體晶片，其中，該第一實質規則幾何形狀的該至少一邊與該第二實質規則幾何形狀的該至少一部分的該至少一邊實質對齊。
[15] 如申請專利範圍第14項所述之半導體晶片，其中，該第一實質規則幾何形狀的該至少一邊與該第二實質規則幾何形狀的該至少一部分的該至少一邊實質齊平。
[16] 如申請專利範圍第12項所述之半導體晶片，其中，該第二銲墊部分位在該第一銲墊部分上方。
[17] 如申請專利範圍第16項所述之半導體晶片，其中，該複合銲墊更包含位於該第一銲墊部分上方的第三銲墊部分，該第三銲墊部分對應至定義第三實質規則幾何形狀的至少一部分的第三表面區，以及該第三實質規則幾何形狀的該至少一部分具有第三區形心，該第三區形心與該中心具有不等於該第二距離的第三距離。
[18] 如申請專利範圍第17項所述之半導體晶片，其中，該第三銲墊部分的上表面與該第二銲墊部分的上表面實質共面。
[19] 如申請專利範圍第17項所述之半導體晶片，其中，該第三銲墊部分不與該第二銲墊部分實體接觸。
[20] 如申請專利範圍第12項所述之半導體晶片，其中，該半導體晶片具有長度及寬度，以及該複合銲墊沿著該長度與該半導體晶片的角落的距離在約為該長度的10%內，以及沿著該寬度與該角落的距離在約為該寬度的10%內。
[21] 如申請專利範圍第12項所述之半導體晶片，其中，該第一實質規則幾何形狀為實質矩形。
[22] 如申請專利範圍第12項所述之半導體晶片，其中，該第二實質規則幾何形狀為實質矩形及實質八角形中的一者。
[23] 如申請專利範圍第12項所述之半導體晶片，其中，該複合銲墊在含有至少一金屬化層的金屬化系統的最後金屬化層中，該至少一金屬化層包含電介質常數約為3.0或更低的低k電介質材料。
[24] 如申請專利範圍第12項所述之半導體晶片，其中，該複合銲墊與在該複合銲墊下面的金屬化層的接觸通孔電氣接觸，以及該第一區形心位於該接觸通孔上方。
[25] 如申請專利範圍第12項所述之半導體晶片，更包括電氣連接至至少另一積體電路裝置的銲墊，其中，該銲墊具有對應至與該第一幾何形狀實質相同的第三實質規則幾何形狀的組構，以及該第三實質規則幾何形狀具有第三區形心，該第三區形心與該中心具有小於該第一距離的第三距離。

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